In den ersten 40 Jahren der Chip-Entwicklung war vor allem die Fertigungstechnologie für die großen Fortschritte im Sinne des Moorschen Gesetzes verantwortlich. Heute spielt die Packaging-Technologie eine ebenso große Rolle, um die Anzahl der Transistoren pro Bauelement weiter hochzutreiben.
Der Begriff „Packaging“, also Verpackung, hat im Bereich der Elektronik eine völlig andere Bedeutung als im Alltag. Wenn man im Zusammenhang mit Halbleitern von Packaging spricht, ist damit die Entwicklung und Herstellung von Gehäusen für integrierte Schaltkreise gemeint. Das Packaging ist ein wichtiger Bestandteil der Halbleiterherstellung und -entwicklung, denn es wirkt sich auf Stromverbrauch, Leistung und Kosten sowie auf die grundlegende Funktionalität eines Chips aus.
Originäre Aufgabe des Halbleitergehäuses ist es, die integrierten Schaltkreise (IC) vor Umgebungseinflüssen zu schützen und physische Schäden oder Korrosion an den Siliziumelementen, Logikeinheiten und Speichern zu verhindern. Zudem ist das Packaging erforderlich, um den Chip auf eine Leiterplatte montieren zu können – über die Gehäuse werden die elektrischen Verbindungen realisiert. Bei stromintensiven Anwendungen wird zudem die vom Siliziumchip erzeugte Wärme über das Gehäuse mit Hilfe eines Kühlkörpers abgeleitet. Chip-Gehäuse können aus Kunststoff, Glas oder auch metallischen Materialien hergestellt werden.
Immer mehr Pins, immer kleinere Abmessungen
Seit der Entwicklung des ersten Halbleitergehäuses in den 1960er-Jahren hat sich die Packaging-Technologie rasant weiterentwickelt. Dabei ging es vor allem um zwei Ziele: eine immer höhere Zahl an Pins, also an Anschlüssen, zu integrieren und gleichzeitig die erforderliche Grundfläche immer weiter zu reduzieren. Als erstes „echtes“ Chip-Package gilt ein 14-poliges keramisches Dual-in-Line-Gehäuse (DIP) mit zwei Reihen von Stiften, das von den drei Fairchild-Ingenieuren Don Forbes, Rex Rice und Bryant Rogers entwickelt wurde. Die Serienproduktion von DIP-Gehäusen startete in den frühen 1970er-Jahren.
Mit Beginn der 1980er-Jahre nahm die Zahl der in die Chips integrierten ICs und Funktionen rapide zu. Erste Chips mit einer Million Logikelementen kamen auf den Markt – damit verbunden war eine entsprechend hohe Anzahl von Anschlusspunkten, der die Packaging-Technologie gerecht werden musste. Darum wurden sogenannte PGA-(Pin Grid Array) und BGA-(Ball Grid Array)Gehäuse eingeführt. Diese Technologien lassen deutlich mehr Stifte pro integrierten Schaltkreis zu als ältere Gehäuse, wie zum Beispiel das DIP.
Kaum größer als der Chip selbst
In den 1990er-Jahren begann der Siegeszug der mobilen Geräte, Laptops und Mobiltelefone verlangten nach möglichst kleinen Chip-Gehäusen. Ein Problem war allerdings, dass die Chips bis dato mittels Wire-Bonding mit einem Substrat verbunden werden mussten, wobei die Drähte an den Kanten des Chips befestigt wurden. Dabei konnten nur so viele Drähte verwendet werden, wie um den Chip herum passten. Die Drähte waren auch relativ lang, was zu einer Laufzeitverzögerung und zu einem erhöhten Energieverbrauch führte. Um diese Problematik zu umgehen, wurde das Flip-Chip Packaging entwickelt. Dabei werden die Drähte durch „Bumps“ ersetzt, durch Verbindungspunkte auf der gesamten Oberfläche des ICs oder Dies.
So konnten CSP-Gehäuse (Chip Scale Package) entwickelt werden, ein Sammelbegriff für verschiedene Technologien, bei denen die Gehäusedimensionen in der Nähe der Größe eines ungehäusten Chips, des sogenannten Dies, lagen. Ein Beispiel dafür ist das Quad Flat No Leads Package (QFN), bei dem die elektrischen Anschlüsse (Pins) nicht seitlich über die Abmessungen der Kunststoffummantelung hinausragen, sondern plan in die Unterseite des Gehäuses integriert sind. Aufgrund seiner Einfachheit, seiner Leistung und seines Preises ist das QFN-Gehäuse einer der erfolgreichsten Gehäusetypen.
Das derzeit kleinste Gehäuse ermöglicht die WLCSP-Technologie (Wafer Level Chip Scale Package). Im Gegensatz zu BGA- oder Flip-Chip-Gehäusen, die alle entweder ein Metall- oder ein organisches Substrat als Zwischenlage haben, wird bei WLCSP der Chip direkt mit der Leiterplatte verbunden. Nur die Lötkugel und oft eine dünne Polymerschicht trennen den Siliziumchip von der endgültigen Leiterplattenmontage.
Immer mehr Funktionen in einem Chip
Doch die mobile Digitalisierung und das Internet der Dinge treiben die Miniaturisierung weiter voran. Elektronik muss höher integriert zu immer niedrigeren Kosten und in hoher Qualität produziert werden. Eine Antwort auf diese Herausforderungen gibt das Advanced Packaging: Bare Dies oder Flip-Chips werden mit weiteren Komponenten zu ultrakompakten Systemen in einem Gehäuse integriert (System in Package – SiP). Dabei ist das Stapeln von Chips eine Möglichkeit, um einen noch geringeren Stromverbrauch, einen kleineren Formfaktor, höhere Leistung und höhere Funktionsdichte zu erzielen – das Ergebnis sind dreidimensionale Chips. Eine Schlüsseltechnologie dafür ist Through-Silicon Via (TSV): Dabei handelt es sich um eine direkte vertikale Verbindung zwischen den verschiedenen Ebenen eines gestapelten Chips.
Doch mit immer mehr Funktionen in einem als Ganzes geplanten Designs, werden die Fertigungsprozesse immer komplexer und somit auch fehleranfälliger. Die Folge: Die Fertigungsausbeute sinkt, die Kosten steigen. Zudem ist die optimale Strukturgröße nicht für jedes Funktionsmodul gleich. Eine Lösung bieten Chiplets: Dabei wird ein einzelner Chip in mehrere kleine Chips unterteilt, die in einem optimierten Paket zusammenarbeiten. Diese Aufspaltung des monolithischen Designs kann die Ausbeute mehr als verdoppeln. Zudem können unterschiedliche funktionale Einheiten so mit mehreren fotolithographischen Prozessen mit jeweils optimaler Strukturgröße gefertigt werden. Mehrere Chiplets, die in einem einzigen integrierten Schaltkreis zusammenarbeiten, bezeichnet man als Multi-Chip-Module (MCMs).
Auf dem Weg in die Ångstrom-Ära
Auch innerhalb der Advanced-Packaging-Technologien geht die Entwicklung immer weiter, neue Prozesse ermöglichen weiterhin die Anzahl der Transistoren pro Bauelement zu erhöhen. Die Packaging-Roadmap von Intel sieht zum Beispiel vor, das Verhältnis von Leistung-pro-Watt jährlich um zehn bis zwanzig Prozent zu steigern. Bis dann in ganz neue Dimensionen unterhalb des Nanometer-Bereichs vorgestoßen werden soll: Die Ångström-Ära nennt Intel das. Ein Ångstrom ist eine Maßeinheit; die 0,1 Nanometer misst. Ab 2024 will das Unternehmen Chips in dieser Größenordnung auf den Markt bringen.
So lässt sich auch mit dem Blick auf die Packaging-Technologien sagen, dass das Moorsche Gesetz noch viele Jahre gelten wird. Dank innovativer Fertigungs- und Packaging-Verfahren sind die Möglichkeiten noch nicht ausgereizt.