Digitalisierte Technologien sind ein wichtiger Baustein zur Einsparung von Ressourcen und zur Steigerung der Energieeffizienz in den unterschiedlichsten Anwendungen. Auf der anderen Seite verbrauchen Prozessoren, Leistungselektronik oder Datenspeicher aber auch Energie. Es gibt zwar keine eindeutigen Zahlen, wie hoch der Energiebedarf tatsächlich ist, doch pessimistische Schätzungen gehen davon aus, dass in 10 oder 20 Jahren die Informationstechnik bis zu 50 Prozent des weltweiten Stromverbrauchs verursachen wird.

Daher arbeitet die Halbleiterindustrie daran, die Energieeffizienz ihrer Produkte weiter zu erhöhen: Chiphersteller entwickeln immer energieeffizientere Chipsätze (Central Processing Unit, CPU) und die Multi-Core-Technologie oder der Einsatz von Grafikprozessoren (Graphics Processing Unit, GPU) ermöglichen die Verarbeitung höherer Lasten mit weniger Strom. Die meisten CPUs verfügen zudem über Power-Management-Funktionen, die den Stromverbrauch optimieren, indem sie je nach Auslastung dynamisch ­zwischen verschiedenen Leistungszuständen hin und her schalten. So ist bei Low-Power-Chips zum Beispiel der Stromverbrauch im Standby-Modus um einen Millionen-Faktor geringer als im aktiven Zustand, also wenn der Chip Daten verarbeitet.

Neue Chip-Architekturen

Aber auch durch die Änderung der grundlegenden ­Architektur eines Mikrochips kann dessen Energieverbrauch deutlich reduziert werden. So hat IBM zum ­Beispiel den Prototyp eines Chips vorgestellt, dessen ­Design es ­ermöglicht, die Transistoren vertikal zu stapeln. So lassen sich nicht nur mehr Transistoren auf einem Chip unterbringen, sondern es wird auch ein größerer elektrischer Stromfluss von „oben nach unten“ ermöglicht. Das ­reduziert den Energieverlust – bis zu 85 Prozent weniger Energie soll der neue Chip so ­verbrauchen. 

Ein anderer Ansatz ist das sogenannte ­Neuromorphic Computing. Diese Technologie zielt insbesondere darauf ab, die gigantischen Datenmengen von Big-Data-­Anwendungen und Künstlicher Intelligenz zu ­bewältigen. Dabei ist das Ziel, die Funktionalität des energieeffizientesten und flexibelsten Speichers der Welt – dem ­Gehirn – nachzubilden und einen hohen Grad an ­Plastizität zu ermöglichen. So arbeitet das Fraunhofer IPMS an neuen, nichtflüchtigen Speichertechnologien auf Basis von ferroelektrischem Hafniumdioxid (HfO₂) für analoge und digitale neuromorphe Schaltungen. Ferroelektrische ­Materialien zeichnen sich durch eine Änderung ihrer Polarisation bei Anlegen eines elektrischen Feldes aus. Nach Abschalten der Spannung bleibt der Polarisationszustand ­erhalten. Ähnlich dem menschlichen Gehirn ist die Hardware-Architektur der Chips so aufgebaut, dass Informationen bereits im System gespeichert und nichtflüchtig sind. Ein komplizierter Datentransfer zwischen Prozessor und Speicher ist nicht notwendig; die Denkleistung erfolgt ­bereits auf dem Chip. Als einziges nichtflüchtiges Speicherkonzept werden ferroelektrische Speicher rein elektrostatisch betrieben und sind daher besonders stromsparend, da zum Schreiben von Daten nur noch die Umladeströme der Kapazitäten aufgewendet werden müssen. 

Die Kühlung in den Chip ­integrieren

Ein weiterer wichtiger Faktor zur Reduzierung des Energie­bedarfs bei Halbleiterprodukten ist die ­Kühlung: Denn bei jedem Rechen- oder Schaltprozess entsteht ­Wärme. Bisher wird daher in der Regel die Hitze durch Kühlkörper von den Mikrochips abgeleitet. Häufig ­werden die wärmeempfindlichen Bauteile darüber hinaus mit Lüftern gekühlt. Das verbraucht zusätzlich Energie. Und bei immer kleineren und immer stärker verdichteten Komponenten wird es zunehmend schwieriger, die ­Wärme ­abzuleiten. 

Eine Idee ist es, die Kühlung direkt in den Chip zu inte­grieren: mit sogenannten „Microfluidic Cooling Systems“. So haben zum Beispiel Forscher des POWERlab am ­Institute of Electrical Engineering, École Polytechnique ­Fédérale de Lausanne (EPFL) ein Verfahren entwickelt, bei dem winzige Kanäle für ein flüssiges Kühlmittel direkt in die Siliziumwafer geschnitten werden. Noch ist dies nur ein Forschungsansatz, doch er könnte die Energieeffizienz von Chips revolutionieren: Zurzeit werden zum Beispiel mehr als 30 Prozent des gesamten Energieverbrauchs von Rechenzentren für die Kühlung aufgewendet. Die Forscher gehen davon aus, dass mit ihrem Ansatz diese Zahl auf unter 0,01 Prozent sinken könnte.

Neue Materialien

Ein wichtiges Einsatzgebiet von Halbleitern ist die ­Leistungselektronik. Mit ihrer Hilfe wird Energie ­„gewandelt“, zum Beispiel werden erneuerbare Energien in ­elektrische Versorgungsnetze integriert, Smartphones geladen oder Antriebe in der Fertigungs- und Prozessindustrie gesteuert. Allerdings geht bei jedem dieser Wandlungsvorgänge ein Teil der elektrischen ­Energie als Wärme verloren. Innovative, sogenannte Wide-Bandgap-Halbleiter-Materialien wie Galliumnitrid und Silizium­karbid ­ermöglichen deutlich höhere Schaltfrequenzen und ­erzeugen dadurch ­weniger Verlustwärme als silizium­basierte ­Komponenten.

Die neuen Materialien reduzieren laut dem Fraunhofer-­Institut für Siliziumtechnologie Energieverluste um mehr als 45 Prozent. Ausgehend vom gesamten Leistungs­modul-Markt bedeutet dies potenzielle Energie­einsparungen von bis zu 100 ­Terawattstunden im Wirtschaftsraum Europe, Middle East, Africa (EMEA) sowie bis zu 25 ­Tera­wattstunden in den USA bis ins Jahr 2025. Zum ­Vergleich: Das macht zusammen etwa ein Fünftel der elek­trischen Energie aus, die ganz Deutschland in einem Jahr benötigt. 

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Seit einigen Jahren erfreuen sich organische Halbleiter zunehmender Beliebtheit. Die auf Kohlenstoff basierenden Materialien punkten im Vergleich mit ihren anorganischen Pendants mit einer Reihe attraktiver Eigenschaften wie zum Beispiel geringes Gewicht, niedrige Produktionskosten, Verarbeitung bei niedrigen ­Temperaturen und reichliche Verfügbarkeit. Vor allem ­ermöglichen sie die Herstellung kostengünstiger, flexibler und großflächiger Elektronikbauelemente. 

Damit können völlig neue Anwendungsfelder erschlossen werden, die der klassischen Siliziumelektronik ­versagt sind. Intelligente Verpackungen, RFID-Transponder, ­flexible ­Displays, aufrollbare Solarzellen oder Einweg-Diagnose­geräte sind nur einige Beispiele für Einsatz­felder der ­organischen Elektronik. Laut Analyse von Market Research Future wird der Markt bis zum Jahr 2024 auf ein Volumen von 179,4 Milliarden US-Dollar ­anwachsen – das entspricht einer jährlichen Wachstumsrate von 22,4 ­Prozent.

Ein Rückgrat aus Kohlenstoff 

Den Grundbaustein für organische Halbleiter bildet Kohlenstoff, dessen einzigartige Strukturen ein ­ideales ­Fundament für halbleitende Moleküle, Polymere und Schichten darstellen. Die Struktur des Kohlenstoff-­Rückgrats bildet in einem wabenartigen Verbund ein ­sogenanntes ausgedehntes Pi-System, dessen Name von der chemischen Pi-Bindung zwischen Atomen herrührt. In diesem ausgedehnten Pi-System können sich Elektronen relativ frei bewegen – die Moleküle werden halbleitend. Um die Leitfähigkeit weiter zu erhöhen, werden kleine Mole­küle zusätzlich dotiert. Hierzu benutzt man wiederum ­andere Moleküle, die in einer Mischschicht beider ­Materialien ­zusätzliche freie Ladungsträger bereitstellen.

Organische Halbleiter liegen am Anfang des Produktionsprozesses zunächst als Pulver oder kleine Kristalle vor, die chemisch synthetisiert und dann als extrem dünne Schichten auf verschiedenste Substrate aufgetragen werden. Es müssen keine großen Einkristalle gezogen oder ­Strukturen in Wafer geätzt werden. Die Pulver werden entweder ­gelöst und nass aufgetragen oder im Vakuum verdampft – Verfahren die eine Rolle-zu-Rolle-Produktion zulassen. Die notwendige Strukturierung erfolgt in der Regel über Schattenmasken, Laserschnitte oder einen selektiven Auftrag während des Druckens. Organische Halbleiter ermöglichen also den Aufbau elektronischer Schaltungen durch Verfahren, die bisher aus der Druckereitechnik bekannt waren. Die Substrate, auf die die Elektronik gedruckt wird, können dabei auch flexibel sein – zum Beispiel Kunststofffolien oder Textilien. 

Vielzahl neuartiger Anwendungen

„Gedruckte Elektronik macht völlig neue ­Anwendungen möglich, die sich mit klassischen Bauteilen nicht ­umsetzen lassen“, erklärt Dr. Klaus Hecker, Geschäfts­führer des Branchenverbandes OE-A (Organic and Printed ­Electronics Association), einer internationalen Arbeitsgemeinschaft im VDMA. Am bekanntesten sind sicherlich die organischen Leuchtdioden oder OLEDs, die mit satten Farben und geringem Energieverbrauch zum Beispiel in Fernsehern überzeugen. In der Photovoltaik versprechen ­organische Halbleiter leichte, farbige Solarmodule mit ­einer hohen Energieausbeute. Und in intelligenten ­Textilien ­ermöglichen sie es, eine Vielzahl von Umgebungsfaktoren, zum Beispiel Temperaturen oder Druck, zu erkennen und darauf zu reagieren sowie Daten mit ­anderen Geräten auszutauschen. 

Ein Beispiel dafür zeigt das niederländische Unternehmen Bilihome: Es hat eine Weste für Babys mit Gelbsucht entwickelt. Dank gedruckter Elektronik und integrierten LEDs macht sie eine Lichttherapie möglich, die den ­Säugling nicht einschränkt und sich sogar für Frühgeborene eignet.

Gedruckte Elektronik erobert zudem den Gebäudesektor. So machen die aufklebbaren Solarfolien von Heliatek aus Dresden aus nahezu jedem Gebäude einen Ökostromproduzenten. Die Solarfolien werden im Rolle-zu-Rolle-­Verfahren produziert. Für Innenräume hat die gedruckte Elektronik ebenfalls einiges zu bieten. Ein Beispiel ist das außergewöhnliche Beleuchtungskonzept von Lumitronix aus Hechingen. Der Hersteller von LED-Technik bedruckt große Bahnen aus Papier mit leitfähigen Strukturen und bestückt sie mit kleinen LEDs. Die Leuchttapeten sind in Längen bis 100 Meter erhältlich. 

Neue Möglichkeiten für den Fahrzeugbau

Derzeit erobert die organische und gedruckte Elektronik zudem den Fahrzeugbau. „In einem konventionellen Fahrzeug der Premiumklasse stecken elektronische Steuer­systeme und Kabel, die bis zu 250 Kilogramm wiegen und viel Platz beanspruchen. Das treibt den Spritverbrauch oder bei E-Autos den Strombedarf in die Höhe. Die ­Grenze ist erreicht, meint Klaus Hecker: „Gedruckte Elektronik hingegen ist leicht und bietet ungeahnte technische sowie gestalterische Möglichkeiten bei reduziertem Raumbedarf.“ Ein Beispiel dafür ist InnovationLab aus Heidelberg, das gedruckte Sensoren für Autositze herstellt. Damit ausgestattete Sitze registrieren die Sitzbelegung und erinnern an das Anlegen des Gurtes oder deaktivieren den Airbag, wenn sie einen Kindersitz ­erkennen. Gedruckte Elektronik bietet aber auch einfach „nur“ überraschende Design­optionen. So hat BMW den Traum von der Karosserie, die ihre Farbe auf Knopfdruck ändert, verwirklicht. Anhand des Konzeptautos BMW iX Flow zeigte der Autobauer kürzlich, dass sich zumindest Weiß, Schwarz und Grautöne technisch schon realisieren lassen. Die Basis dafür bildet die von E-Book-Readern bekannte E-Ink-Technik. 

„Der Fahrzeugbau ist bereits einer der größten ­Märkte für flexible und gedruckte Elektronik“, sagt OE-A-­Geschäftsführer Hecker und prognostiziert weiteres Wachstum in diesem Bereich. Die Autohersteller machen dabei nur den Anfang – auch die Luftfahrtindustrie interessiert sich ­zunehmend für die leichten ­Elektronikbauteile. 

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Das Jahr 2022 markiert einen Meilenstein in der Geschichte der Digitalisierung: Erstmals werden knapp zwei Drittel des weltweiten Bruttoinlandsprodukts digital generiert, wie eine IDC-Studie prognostiziert. Die unverzichtbare Basis dafür sind sichere, hochleistungs­fähige IT-Systeme und -Infrastrukturen. ­Quantencomputer sind extrem leistungsstark und damit perfekt geeignet, um die wachsenden Datenmengen von Wirtschaft und Gesellschaft zu verarbeiten. 

Vielfache Leistung

Quantencomputer sollen die Leistung herkömmlicher Computer um ein Vielfaches übertreffen, weil sie vollkommen anders funktionieren. Statt klassischen Bits, die entweder den Wert 0 oder 1 annehmen können, benutzen sie sogenannte Quantenbits, die gleichzeitig 0 und 1 sein können. „Dadurch haben sie ein immenses Potenzial, ­Probleme anzugehen, die für klassische Computer unlösbar sind. Insbesondere versprechen sie, wichtige ­Probleme der Logistik und der Medikamentenentwicklung lösen zu können. Sie sind eine zentrale Schlüsseltechnologie des 21. Jahrhunderts“, sagt Prof. Dr. Klaus Sengstock, Gruppenleiter am Institut für Laserphysik der Universität Hamburg – im Rahmen eines Forschungsprojekts soll in den nächsten fünf Jahren an der Universität Hamburg ein funktionsfähiger Quantenoptimierer entstehen. Dabei gibt es verschiedene Möglichkeiten, Qubits zu konstruieren. Zum Beispiel können Photonen, Ionen oder supraleitende Schaltkreise als physikalische Grundlage solcher Konstruktionen dienen. 

Längst läuft der globale Wettbewerb um die leistungs­fähigsten Quantencomputer auf Hochtouren. Es geht um die Märkte der Zukunft. Fördermittel, Forschungsgruppen und führende Unternehmen gestalten den Aufbruch ins Quantenzeitalter. „Wir sind im Quantencomputing bei ­einem ­Reifegrad angelangt, bei dem diese Technologie nicht länger nur ins Labor gehört“, erklärt Dr. Walter Riess, Leiter der mit zwei Nobelpreisen ausgezeichneten Abteilung Wissenschaft und Technologie von IBM ­Research in Zürich. 

Quantenprozessoren werden ­praxistauglich

Erste Quantenprozessoren sind bereits auf dem Markt: So hat IBM 2021 einen Quantenprozessor vorgestellt, der über 127 Qubits verfügt. Bis 2023 will der Konzern einen ­Quantenprozessor mit über 1.000 Qubits bauen. Über 256 Qubits verfügt ein Prozessor von QuEra ­Computing, der bald für Kunden zugänglich sein soll. QuEra nutzt ­Forschungsergebnisse über neutrale Atome, die an der Harvard University und dem Massachusetts Institute of Technology entwickelt wurden, als Grundlage für seine skalierbare, programmierbare Quantencomputerlösung. Die Hardware verwendet Arrays aus neutralen Atomen, bei denen Hunderte von Atomen gekühlt und dann durch Laserfelder in einer kleinen Vakuumkammer angeordnet werden. Während die Glaswände der Kammer Raumtemperatur ­haben, werden die Atome nur wenige ­Millimeter entfernt per ­Laser auf ein millionstel Grad Kelvin über dem absoluten Nullpunkt gekühlt. Das ist mehr als eine Million Mal kälter als der Weltraum und mehr als tausend Mal kälter als die supraleitenden Qubits anderer Branchenvertreter wie IBM und ­Google. „Es besteht eine enorme Chance, Fortschritte bei einigen der kritischsten – und derzeit unlösbaren – Probleme unserer Zeit zu erzielen, die fast jeden von uns betreffen“, sagte Alex Keesling, CEO von QuEra und Miterfinder der QuEra-Technologie. „Wir freuen uns darauf, mit unserer ersten Maschine zu demonstrieren, was Quantencomputer für die Menschheit leisten können.“ 

Qubits und Halbleiter Hand in Hand

Quantensysteme werden laut Dell Technologies künftig allerdings nicht für sich stehen, sondern eng mit klassischen IT-Systemen zusammenarbeiten. So werden QPUs (Quantum Processing Units) bald Einzug in ­konventionelle ­Systeme halten und dort ausgewählte Berechnungen durchführen. Die klassischen CPUs übernehmen Standardaufgaben und unterstützen die QPUs durch die ­Vorbereitung der Daten und die Auswertung der ­Ergebnisse. Q.ant hat zum Beispiel ein Verfahren entwickelt, dass es ermöglicht, heute etablierte elektronische Großrechner um Prozessoren zu erweitern, die mit modernster Quanten­technologie arbeiten. Durch das Aufbringen ­hochspezieller Lichtkanäle auf Silizium-Chips lassen sich mit diesem sogenannten Photonik-Chip-Verfahren Quanten auch bei Raumtemperatur nahezu verlustfrei führen, steuern und kontrollieren. 

Quanteneffekte können aber auch direkt die Halbleiterelektronik verbessern und hier zu einem Durchbruch bei der Bandbreite der Datenübertragung, der ­Energieeffizienz und der Informationssicherheit führen. Sogenannte ­Heterostrukturen, also Schichtsysteme aus ­supraleitenden und halbleitenden Materialien, sind ­vielversprechende Nachfolger für die heutige Halbleiterelektronik. Zwei in dieser Hinsicht passende Materialien sind der Supraleiter Niobnitrid (NbN) sowie der ­Halbleiter Galliumnitrid (GaN). Bislang war aller­dings unklar, wie genau sich die Elektronen an der Kontaktfläche dieser beiden Materialien verhalten – und ob womöglich die Elektronen aus dem Halbleiter die Supraleitung stören und damit die Quanteneffekte auslöschen. Forscher des Paul-Scherrer-Instituts (PSI) untersuchten genau diese Wechselwirkungen, fanden in ihren Experimenten aber schließlich heraus, dass die Elektronen in beiden Materialien „für sich“ bleiben. Vladimir Strocov, Forscher an der Synchrotron Lichtquelle Schweiz SLS des PSI: „Dieses Schichtsystem könnte tatsächlich eine neue Form der Halbleiterelektronik hervorbringen, welche die Quanteneffekte in Supraleitern einbindet und nutzt.“ Das könnte der Halbleitertechnologie eine neue Wendung ­geben und elektronische Bauteile in Zukunft noch einmal deutlich leistungsstärker machen. 

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1 Das Moore’sche Gesetz gilt weiter

Die CMOS-Transistordichte wird in den nächsten Jahren weiterhin dem Moore’schen Gesetz folgen. Ermöglicht wird dies vor allem durch Fortschritte bei der EUV-Strukturierung und durch die Einführung neuartiger Chip-Architekturen. So stößt die FinFET-Technologie bei einer Skalierung über fünf Nanometer hinaus an ihre Grenzen. Eine Lösung werden Nanosheet- oder Gate-all-around-Transistoren bieten: Dabei handelt es sich um eine ­modifizierte Transistorstruktur, bei der das Gate den Kanal von allen Seiten kontaktiert und eine kontinuierliche ­Skalierung ermöglicht. Sie versprechen Leistungssteigerungen von mehr als 25 Prozent und eine Senkung des Stromverbrauchs um mehr als 50 Prozent.

2 Neue Chip-Architekturen drängen auf den Markt

Über 50 Jahre hat die x86-Architektur die Mikro­prozessorindustrie dominiert. Mittlerweile ändert sich das ­jedoch: Die ARM-Architektur punktet zunehmend mit ­ihrer Leistung und ihrem geringen Stromverbrauch. ARM stellt seine IP-Chip-Hersteller zur Verfügung, die darauf basierend ihre eigenen Chips entwickeln und in Foundries fertigen lassen können. Darüber hinaus hat die RISC-V-Architektur in IoT-Geräten und anderen ­Anwendungen aufgrund ihres Open-Source-Vorteils und des besseren Stromverbrauchs an Bedeutung gewonnen.

3 Neue Materialien ergänzen Silizium

Silizium als Basismaterial von Mikrochips stößt ­zunehmend an seine Grenzen. Die Nachfrage nach immer ­kleineren und schnelleren integrierten ­Schaltkreisen hat die Effizienz des Materials bis an die ­Grenze des Machbaren getrieben. Die Erforschung neuer ­Materialien ist im Gange, wobei einige Materialien für die Zukunft sehr vielversprechend sind: So ­könnte Hochleistungs-­Galliumnitrid aufgrund seines hohen kritischen Energie­feldes für effizientere und schnellere ­Stromumwandlungen in Stromnetzen eingesetzt werden. Halbleiter auf ­Antimonid- und Bismuthid-Basis werden in verbesserten Infra­rotsensoren für den medizinischen und militärischen Bereich eingesetzt. Graphen hat das Potenzial, Silizium als Allzweck-Halbleitermaterial zu übertreffen, aber eine breite Kommerzialisierung könnte noch bis zu fünfundzwanzig Jahre entfernt sein. Pyrit könnte als Ersatz für das Seltenerd-Element Cadmiumtellurid verwendet werden, das in ­Solarzellen weit verbreitet ist, aber nur ­begrenzt zur Verfügung steht. Pyrit ist reichlich vorhanden, kostengünstig und nicht giftig.

4 Künstliche Intelligenz erobert die Edge

Mit einem erwarteten Wachstum von deutlich über 100 Prozent in den nächsten fünf Jahren ist die Edge-KI einer der größten Trends in der Chipindustrie. Bei der Edge-KI ist die Anwendung des erlernten „Wissens“ (die Inferenz) in die Endpunkte des Internets der Dinge eingebettet. Heute bieten handelsübliche Edge-KI-Chips eine Effizienz in der Größenordnung von 1 bis 100 Tera-­Operationen pro Sekunde pro Watt (Tops/W), wobei ­s­chnelle GPUs oder ASICs für die Berechnungen verwendet werden. Für IoT-Implementierungen werden wesent­lich ­höhere Wirkungsgrade benötigt. Die Forschung arbeitet an Lösungen, die eine Effizienz für Inferenzen in der ­Größenordnung von 10.000 Tops/W erreichen.

5 Neue 3D-Technologien ­ermöglichen ­heterogene Integration

Die heterogene Integration, also die Integration verschiedenartiger elektronischer Komponenten auf einem Chip, wird in Zukunft immer wichtiger, um die ­Speichergrenze zu überwinden oder die Funktionalität in ­Systemen mit eingeschränktem Formfaktor zu erhöhen. Basis ­dafür sind 3D-Integrationstechnologien. Aktuell können ­dabei in der Produktion Abstände zwischen den Verbindungspunkten, den Lötkugeln oder Microbumps, von etwa 30­ ­Mikrometern realisiert werden. Ziel ist es, diese ­Abstände weiter zu verringern. Das IMEC hat zum ­Beispiel bereits Verbindungsabstände von sieben Mikro­metern realisiert. Solche hochdichten Verbindungen ermög­lichen eine mehr als 16-fach höhere 3D-Verbindungsdichte ­zwischen den Chips bei der heterogenen Integration und damit einen stark reduzierten Flächenbedarf.

6 Nichtflüchtige Speicher auf dem ­Vormarsch

Bei nichtflüchtigen Speichern verringert sich zusehends die Geschwindigkeit der Skalierung. Zwar bieten Verfahren wie das Wafer-to-Wafer-Bonding bei NAND-Speichern oder die EUV-Lithografie bei DRAMs noch Potenzial zur Verbesserung der Strukturierung, doch die Grenzen sind absehbar. Neue Ansätze versprechen dagegen eine ­weitere Steigerung der Speicherkapazität. Dazu ­gehören unter ­anderem magnetische Direktzugriffsspeicher (MRAM), die einen wesentlich schnelleren Speicherzugriff bei gleichzeitig geringerem Energieverbrauch als elektronische Speicher wie DRAMs erlauben. Zudem benötigen MRAM-­Speicherzellen auf einem Chip nur einen Bruchteil des Platzes, den etwa DRAM- oder SRAM-Zellen belegen. 

7 Logik-Leistung steigern

Transistoren werden in Zukunft weiter schrumpfen – doch die Performanceverbesserung bei gleicher Leistungsaufnahme hat sich deutlich verlangsamt. Ein Grund dafür ist unter anderem die notwendige Skalierung der Strom- und Spannungsversorgung, denn mit den Strukturen werden auch die elektrischen Verbindungen minimiert – damit steigen deren Widerstände. Eine Lösung können im Substrat „vergrabene“ Stromschienen (Buried Power Rails, BPR) sein: Sie sollen durch die optimierte Stromverteilung eine Leistungssteigerung auf System­ebene ermöglichen. Weiterhin wird an neuen Materialien geforscht, die den Durchgangswiderstand reduzieren: Dazu gehören Hybridmetallisierungen mit Ruthenium oder ­Molybdän. Interconnects auf den Chips könnten in Zukunft statt aus Kupfer aus binären Legierungen und kobaltbasierten Werkstoffen bestehen, mit denen der Leitungswiderstand sinken soll.

8 CMOS und MEMS wachsen zusammen

Etablierte CMOS-Technologien werden in Zukunft ­zunehmend durch MEMS (Micro-Electro-Mechanical ­Systems) ergänzt. Die CMOS-Wafer dienen dabei als ­„intelligentes“ Substrat, da sie bereits Ansteuer- und Ausleseschaltungen, Signalverarbeitung und Schnitt­stellen zur Energie­übertragung enthalten. Durch die Kombination von CMOS und MEMS entstehen kostengünstige und extrem ­kompakte Mikrosysteme für den Einsatz in Medizin, ­Industrie, Mobilität bis hin zur ­­Luft- und Raumfahrt. 

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Gleich ob Laser, Bildschirme, Rechner oder optische Speicher, sie alle setzen auf Bauteile, die Optik und Halbleiterelektronik miteinander kombinieren. Die Technologie zur Erzeugung, Erfassung und Steuerung von Licht – die Optoelektronik – wird heute in einer Vielzahl von Anwendungen eingesetzt. 

Die augenfälligsten optoelektronischen Bauteile sind dabei sicherlich Leuchtdioden (LED): Sie haben sich aufgrund ihrer Energie­effizienz nicht nur in der Gebäudebeleuchtung durchgesetzt, sondern sind auch in hochauflösenden ­Displays von Smartphones, in Fernsehgeräten, bei der Automobilbeleuchtung in der Telekommunikationsbranche oder in der industriellen Fertigung zu finden. Eine LED ist ein Halbleiterbauelement, das Licht abgibt, wenn es von elektrischem Strom durchflossen wird. 

Auch wenn die großen Entwicklungssprünge in der LED-Technologie bereits gemacht wurden, so steckt immer noch Innovationspotenzial in der Technologie. So haben zum Beispiel Chemiker der Universität Jena eine fluoreszierende Aluminiumverbindung entdeckt, die die höchste bisher bekannte Quantenausbeute aufweist: Für nahezu jedes Lichtteilchen, das darauf einstrahlt, wird eines von der Substanz abgestrahlt. Davon könnte die LED-Technik profitieren. „Der bisherige Rekord für Aluminiumverbindungen liegt bei rund 70 Prozent“, erläutert Robert Kretschmer, Juniorprofessor für Anorganische Chemie der Katalyse der Friedrich-Schiller-Universität Jena. „Das heißt, dass bei dieser Quantenausbeute bei zehn eingestrahlten Lichtteilchen von der Substanz sieben neue ausgesendet werden. Bei unserer Verbindung wird aber fast jedes Lichtteilchen in ein neues umgewandelt.“ 

Desinfizieren mit Licht

Durch die COVID-19-Pandemie erfuhr ein Sektor der LED-Technologie besondere Aufmerksamkeit: Mit LEDs, die ­ultraviolette (UV) Strahlung emittieren, lassen sich Oberflächen, Luft und Wasser schnell, umweltschonend und ohne Chemikalien desinfizieren. Das Ferdinand-Braun-Institut, Leibniz-Institut für Höchstfrequenztechnik (FBH), hat zum Beispiel UV-LED-basierte Bestrahlungssysteme entwickelt, die künftig multiresistente Krankheitserreger wie MRSA und Coronaviren wie SARS-CoV-2 direkt am Menschen hautverträglich inaktivieren können. Die Systeme sind mit jeweils 120 Leuchtdioden ausgestattet, die Licht mit einer Wellenlänge von 233 Nanometer emittieren. Dank einer ­optimierten Halbleiterepitaxie und Chip-Prozesstechnologie lassen sich diese Leuchtdioden der neuesten Generation mit doppelt so hohen Strömen wie bisher betreiben – sie liefern mehr als 3 Milliwatt Ausgangsleistung bei 200 Milliampere.

Neue Technologie für Displays

Auch in der Optoelektronik liegt Miniaturisierung im Trend: Beispiel Micro-LEDs. Sie sind weniger als 50 Mikrometer groß und reduzieren den Platzbedarf für die Erzeugung von Pixeln erheblich. Laut den Marktanalysten von MarketsAndMarkets soll der Markt für Micro-LEDs im Jahr 2027 21.169 Millionen US-Dollar erreichen – das entspricht einem jährlichen Wachstum von 81,5 Prozent zwischen 2021 und 2027.

Durch die Kombination von roten, grünen und blauen (RGB) Micro-LEDs können vollfarbige Mikrodisplays erzeugt werden. ­Gegenüber der aktuellen Display-Technologie bieten Micro-LEDs eine höhere Pixeldichte, eine längere Lebensdauer, mehr Helligkeit, eine höhere Schaltgeschwindigkeit und ein breiteres Farbspektrum. Ganz besonders zeichnet sich die Micro-LED zudem durch ihren sehr geringen Energieverbrauch aus – ein Umstand, der sie besonders für kommende Generationen kleiner Mobilgeräte mit wenig Platz für Batterien geradezu prädestiniert.

Wie herkömmliche LED werden auch Micro-LED im MOCVD-Verfahren (metallorganische chemische Gasphasenabscheidung) gefertigt: Die Halbleiter werden – atomare Schicht für atomare Schicht und dabei atomlagendünn – auf das Trägermaterial aufgebracht. Allerdings sind die ­Anforderungen an den Produktionsprozess um ein Viel­faches höher. 

Licht aus Silizium

Die Königsdisziplin der Optoelektronik ist es allerdings, ­Silizium und Photonik direkt zu kombinieren: So könnten zukünftige Mikrochips Signale und Informationen nicht mehr über Strom, sondern über Lichtimpulse übertragen – die keine Abwärme erzeugen und eine deutlich schnellere Datenübertragung ermöglichen würden. Seit 50 Jahren bemüht sich die Forschung daher, lichtemittierende Bauteile aus Silizium oder Germanium zu bauen. Bisher vergeblich. Silizium, das Arbeitspferd der Chip-Industrie, kristallisiert normalerweise in einem kubischen Kristallgitter. In dieser Form ist es für die Umwandlung von Elektronen in Licht nicht geeignet.

Forschern der Technischen Universität Eindhoven ist es jetzt aber gelungen, Legierungen aus Germanium und Silizium zu entwickeln, die Licht emittieren können. Entscheidend dafür war es, Germanium und Legierungen aus Germanium und Silizium mit hexagonalem Kristallgitter zu erzeugen. „Dieses Material hat eine direkte Bandlücke und kann daher selbst Licht erzeugen“, sagt Prof. Jonathan Finley, Professor für Halbleiter-Nanostrukturen und -Quantensysteme an der TU München. „Wenn wir die elektronische Kommunikation auf einem Chip und von Chip zu Chip optisch erledigen können, so kann das die Geschwindigkeit um einen Faktor von bis zu 1.000 erhöhen, sagt Jonathan Finley. „Darüber hinaus könnten durch die direkte Kopplung von Optik und Elektronik Chips für laserbasiertes Radar für selbstfahrende Autos, für chemische Sensoren zur medizinischen Diagnose oder zur Messung der Luft- und Lebensmittelqualität ­dramatisch günstiger werden.“ 

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Die technologische Entwicklung in der Halbleiterindustrie führte zu einer immensen Reduzierung der Kosten pro Transistor: Lagen Sie in den 1960er-Jahren noch bei rund 1.000 Cent, so rutschten sie zum Jahrtausendwechsel unter 0,000020 Cent. Die Gründe dafür sind vielfältig: Zum einen konnte dank immer weiterentwickelter Fertigungsverfahren die Größe der integrierten Schaltungen reduziert werden, wodurch aus einem Wafer ­immer mehr Chips hergestellt werden konnten. Gleichzeitig stieg die Größe der Wafer selbst an, wodurch zusätzlich noch einmal mehr Chips pro Wafer gefertigt werden konnten. Zum anderen führte die steigende Nachfrage nach Mikrochips automatisch zu einer Reduzierung der Stückkosten: So sanken laut einem Beitrag im Journal „Proceedings of the IEEE“ die Kosten pro Transistor bei jeder Verdoppelung des produzierten Transistorvolumens um etwa den Faktor zwei – oder, anders ausgedrückt, die durchschnittliche jährliche Kostensenkungsrate für Transistoren lag bisher in der Größenordnung von 35 Prozent pro Jahr. 

Komplexität in der Fertigung steigt

Doch inzwischen zeichnet sich ein Wandel in diesen ­Gesetzmäßigkeiten ab. Denn die immer weitergehende Miniaturisierung hin zu 7-, 5- oder 2-­Nanometer-Strukturen hebelt die bisherigen Gesetzmäßigkeiten aus. Zwar kann ­dadurch die Transistordichte weiter verbessert und damit das ­Moore’sche Gesetz wohl noch viele Jahre am Leben ­gehalten werden, doch dies wird nur mit einem hohen technischen Aufwand möglich sein – der entsprechend die Fertigungskosten steigen lässt. Marvell, ein Fabless-Hersteller von Speicher-, ­Telekommunikations- und Halbleiter­produkten, präsentierte bereits in 2020 auf seiner Investorenkonferenz eine Grafik, nach der der Preis pro 100 Millionen Gates bis zur Einführung des 28-­Nanometer-Knotens tatsächlich immer weiter ­gesunken ist (auf 1,30 US-Dollar). Doch seitdem steigt er ­wieder an – beim 7-­Nanometer-Knoten liegt er schon wieder bei 1,52 US-Dollar. Diese Trendumkehr ist beim Wechsel vom 28- zum 20-Nanometer-Knoten zu beobach­ten. Dies ist ­darauf zurückzuführen, dass der 28-­Nanometer-Knoten einer der letzten „planaren“ Knoten war, also eine zweidimen­sionale Oberfläche aufwies. Danach wurde die FinFET-Technologie mit ihren dreidimensionalen Strukturen eingeführt, die deutlich komplexer ist und zusätzliche Schritte in der Fertigung erfordert. „Die durchschnittlichen Kosten für die Entwicklung eines 28-Nanometer-Chips betragen 40 Millionen ­US-Dollar“, erläutert Handel Jones, CEO der strategischen Unternehmensberatung International Business Strategy ­Corporation (IBS). „Im ­Vergleich dazu belaufen sich die Kosten für die Entwicklung eines 7-­Nanometer-Chips auf 217 ­Millionen US-Dollar und die Kosten für die Entwicklung eines 5-Nanometer-Bauteils auf 416 ­Millionen ­US-Dollar. Ein 3-Nanometer-Design wird bis zu 590 ­Millionen US-Dollar kosten.“

Zahl der Fertigungsschritte verdoppelt sich

Zwar versprechen aktuelle Entwicklungen wie ­Chiplets oder auch Advanced-Packaging-Technologien eine Redu­zierung der Entwicklungs- und Herstellungskosten. Und auch die Kosten pro bearbeiteter Silizium-Wafer-­Fläche steigen im langjährigen Durchschnitt nur langsam an – auch dank der Einführung größerer Wafer-Durch­messer. Wer die zukünftigen High-End-Chips mit 5- oder 2-­Nanometer-Strukturen einsetzen will, wird dennoch mit höhe­ren Kosten rechnen müssen. Ein Grund dafür ist, dass sich die Zahl der Ferti­gungsschritte laut CMC ­Materials, ­einem ­Lieferanten von kritischen Materialien für Halbleiter­hersteller, bei einem ­5-Nanometer-Knoten im ­Vergleich zu ­einem 10-Nanometer-Knoten ­verdoppelt. Zum Beispiel ­wegen des höheren Reinigungsaufwands: Allein die Zahl der ­Reinigungsschritte ­beträgt bei 5-­Nanometer-Knoten schon rund 30 Prozent aller Fertigungsschritte – nur so können die hohen Qualitäts- und Reinheitsanforderungen erfüllt werden. 

Steigende Anlagenpreise

Zweiter großer Treiber für die steigenden Kosten sind die Werkzeuge und Fertigungsanlagen. „Die Chipherstellung mit EUV trägt dazu bei, die Anzahl kritischer Lithografie-Masken (-40 Prozent) und Prozessschritte (-30 ­Prozent) im Vergleich zur Nicht-EUV-Fertigung zu reduzieren. Dies führt zu einer signifikanten Reduzierung von Fehlern, Kosten und Zykluszeiten für unsere Kunden“, ­berichtet Martin van den Brink, President, Chief Technology ­Officer and Vice Chair im Management-Board bei ASML. Derartige EUV-Lithografieanlagen kosten heute bereits mehr als 100 Millionen US-Dollar. Doch die neuen 5- oder 2-­Nanometer-Knoten erfordern einen Technologiesprung: Die EUV-Plattform der nächsten Generation von ASML wird zum Beispiel noch einmal 60 Prozent kleinere Merkmale ermöglichen und die ­Mikrochipdichte um fast das ­Dreifache erhöhen. Doch laut verschiedenen ­Berichten in den Medien wird eine derartige Anlage wohl den Preis von 300 Millionen ­US-Dollar übersteigen.

Das bedeutet, dass die Chip-Hersteller das Volumen der produzierten Halbleiterprodukte deutlich ­erhöhen ­müssen, um die höheren Entwicklungs- und ­Anlagenkosten zu kompensieren. Gut, dass sich da ein Ende der Nachfrage nach Chips nicht abzeichnet und die Digitalisierung immer mehr ­Bereiche durchdringt. 

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Zuverlässigkeit bedeutet, dass der Mikrochip über seine gesamte Lebensdauer seine Aufgaben fehlerfrei erfüllt. Bisher hat sich die Halbleiterindustrie auf die Qualitätskontrolle während des Produktionsprozesses und einen abschließenden Test des fertigen Chips konzentriert – doch das stellt nur ein fehlerfrei gefertigtes Produkt sicher, nicht aber seine längerfristige Zuverlässigkeit im Feld. Dies ist im Consumer-Bereich, in dem die High-End-Chips mit Strukturgrößen von 10 Nanometer oder kleiner vor allem eingesetzt werden, noch kein größeres Problem. Denn hier war es bisher in der Regel zulässig, dass innerhalb einer angenommenen Lebensdauer von zwei Jahren einer von einer Million Chips ausfallen durfte. Doch seitdem immer mehr High-End-Chips auch in sicherheitskritischen Anwendungen eingesetzt werden, muss deren Zuverlässigkeit steigen. So fordert die Automobilindustrie zum Beispiel, dass Chips 18 Jahre fehlerfrei funktionieren bzw. in diesem Zeitraum nur ein Chip pro eine Milliarde ausfällt. Auch in anderen Märkten steigen die Anforderungen: Smartphone-Hersteller fordern inzwischen, dass Chips mindestens vier Jahre lang funktionieren statt wie früher nur zwei Jahre. Und in einigen Industrie- und IoT-Anwendungen, wo der Austausch von Sensoren schwierig ist, müssen Chips auch mal 20 Jahre oder länger halten. 

Zuverlässigkeit erhöhen

Um die Zuverlässigkeit eines Mikrochips zu erhöhen, müssen Designer das Zusammenspiel aller Komponenten im Blick haben: Eine optimale Gestaltung von Leiterplatte, Verbindungstechnik und Chipgehäuse ist Voraussetzung, wobei auch die Umgebungsbedingungen des zukünftigen Einsatzortes berücksichtigt werden müssen: Feuchtigkeit kann auch im Chip zu Korrosion führen, Vibrationen können Verbindungen lösen usw.

Zudem muss aber auch die Zuverlässigkeit des eigentlichen Halbleiter-Bauelements betrachtet werden. Dabei gelten einige Faustregeln: So sind aus gröberen Strukturen aufgebaute Chips tendenziell weniger anfällig gegenüber Einflüssen wie kosmischer Strahlung oder schwankenden Betriebsspannungen. Chips mit kleinerer Grundfläche leiden dagegen weniger unter mechanischen Stressfaktoren wie Vibration oder Temperaturdifferenzen. Zudem sind Chips auch einem Alterungsprozess ausgesetzt: So sorgt Elektronenmigration für eine Unterbrechung von Leiterbahnen, Temperatureffekte wie Bias Temperature Instability (BTI) und Hot Carrier Injection (HCI) spielen bei hochintegrierten Chips eine immer größere Rolle. Man spricht dabei von Alterung, Verschleiß oder Degradation. Durch die fortschreitende Miniaturisierung mikroelektronischer Bauelemente sind diese negativen Veränderungen der Materialeigenschaften noch vielfältiger und komplizierter geworden. Lokal auftretende Stromdichten und Feldstärken innerhalb einer Schaltung erreichen zum Beispiel in kleineren Strukturen eher kritische Werte. Bei Standardelektronik minimieren Designer üblicherweise das Ausfallrisiko, indem sie Sicherheitsreserven in ihre Entwürfe einbauen. Dieses sogenannte „Over Design“ ist allerdings teuer, zeitaufwändig und mit immer kleineren Technologien nicht mehr realisierbar.

Chips mit integriertem Selbsttest

Eine Lösung, um zumindest drohende Ausfälle früher zu erkennen, ist die Integration von Selbsttests in den Chip. Bei den sogenannten Built-in Self Tests (BIST) werden integrierte Schaltkreise durch Hardware- oder Softwarefunktionen ergänzt, mit denen sie ihre eigene Funktion testen können. So kann zum Beispiel der Prozessor-Takt überwacht werden: Ein „Clock-Control“ spürt eventuelle Taktfehler auf. Im Falle eines Falles wird das System automatisch in einen sicheren Status versetzt und ein entsprechendes Signal erzeugt.

Ausfälle vorhersagen

Noch einen Schritt weiter gehen Lösungen, die den gesamten Chip überwachen und mittels Künstlicher Intelligenz einen bevorstehenden Ausfall ankündigen können. So hat zum Beispiel das israelische Unternehmen ­proteanTecs eine intelligente On-Chip-Überwachungsmethode entwickelt. Sie verbindet eine auf maschinellem Lernen basierende Softwareplattform mit eigens entwickelten sogenannten Agenten, die bereits in der Entwicklung in das Halbleiterdesign integriert werden und im Halbleiter als Sensoren dienen. Durch deren Auslesen und die Analyse der daraus gewonnenen Daten können Erkenntnisse über Funktions- und Leistungsfähigkeit von Halbleitern und elektronischen Systemen gewonnen werden. Insbesondere bei neuen Halbleitergenerationen kann mit diesen Ergebnissen die Qualität und die Zuverlässigkeit gesteigert und die Lebensdauer verlängert werden.

Alterung simulieren

Um ein „Over Design“ zu vermeiden, können Designer zudem eine Simulation der zu erwartenden Alterung in den IC-Entwicklungsprozess integrieren. So lässt sich bereits in der Designphase die Zuverlässigkeit der Entwürfe genau prognostizieren. Zum Beispiel erarbeitet das Fraunhofer IIS an seinem Institutsteil Entwicklung Adaptiver Systeme EAS in Dresden dazu Ansätze. Dabei verbinden sie unter dem Schlagwort „Physics-of-Failure“ Wissen zu den physikalischen Mechanismen mit Ansätzen, die auf statistischen Daten über Ausfälle im Einsatz beruhen. So können Elektronikdesign-Teams zukünftig effizient potenzielle Zuverlässigkeitsprobleme von Halbleitern und Systemen bewerten – und das bereits vor ihrer Fertigung.

Fingerabdruck für Elektronik

Eng verwandt mit dem Thema Zuverlässigkeit ist die Vertrauenswürdigkeit. Denn gefälschte oder manipulierte Chips können auch zu einem Ausfall im Einsatz führen. Forscher der Universität Ulm arbeiten daher daran, einen fälschungssicheren physikalischen „Fingerabdruck“ für elektronische Leiterplatten, programmierbare Schaltungen und integrierte Schaltkreise (FPGA und Microcontroller) zu entwickeln. Die Idee basiert darauf, dass es bei der Produktion der Bauteile zu unvermeidlichen Prozessschwankungen kommt, die im Nanobereich zu kleinsten Abweichungen führen. Durch die detaillierte Erfassung dieser Abweichungen wird es möglich, das Bauteil über die gesamte Lebensdauer zu identifizieren. So kann später jederzeit herausgefunden werden, ob ein Bauteil ein Original ist oder ob es verändert wurde, um der Anwendung zu schaden. Der Grundgedanke dahinter: In der eindeutigen Identifizierbarkeit von Elektronik-Komponenten liegt der Schlüssel zu mehr Zuverlässigkeit. 

Begriffe rund um -Zuverlässigkeit

Defective Parts Per Million (DPPM): 

Defekte Teile pro Million. Bezeichnet auch ausgefallene Geräte pro Million gelieferter Einheiten.

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Failure in Time (FIT): 

Ausfallrate – Die Einheit FIT gibt die Anzahl der Bauteile an, die in 10⁹ Stunden ausfallen (Ausfallrate bei 1 Fit also einmal in ca. 114.000 Jahren).

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Mean Time Between Failure (MTBF): 

Die durchschnittliche Zeit zwischen dem Auftreten von Defekten. Anders ausgedrückt, die Lebensdauer eines Chips dividiert durch die Gesamtzahl der Defekte.

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Mean Time To Failure (MTTF): 

Die durchschnittliche Zeit bis zum Eintreten des Ausfalls. Der MTTF-Wert wird bei nicht reparierbaren Systemen verwendet.

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Der Begriff „Packaging“, also Verpackung, hat im ­Bereich der Elektronik eine völlig andere Bedeutung als im Alltag. Wenn man im Zusammenhang mit Halbleitern von Packaging spricht, ist damit die Entwicklung und Herstellung von Gehäusen für integrierte Schaltkreise gemeint. Das Packaging ist ein wichtiger Bestandteil der Halbleiterherstellung und -entwicklung, denn es wirkt sich auf Stromverbrauch, Leistung und Kosten sowie auf die grundlegende Funktionalität eines Chips aus.

Originäre Aufgabe des Halbleitergehäuses ist es, die inte­­­­gr­ierten Schaltkreise (IC) vor Umgebungseinflüssen zu schützen und physische Schäden oder Korrosion an den Siliziumelementen, Logikeinheiten und Speichern zu verhindern. Zudem ist das Packaging erforderlich, um den Chip auf eine Leiterplatte montieren zu können – über die Gehäuse werden die elektrischen Verbindungen realisiert. Bei stromintensiven Anwendungen wird zudem die vom Siliziumchip erzeugte Wärme über das Gehäuse mit ­Hilfe eines Kühlkörpers abgeleitet. Chip-Gehäuse können aus Kunststoff, Glas oder auch metallischen Materialien hergestellt werden. 

Immer mehr Pins, immer kleinere ­Abmessungen

Seit der Entwicklung des ersten Halbleitergehäuses in den 1960er-Jahren hat sich die Packaging-Technologie rasant weiterentwickelt. Dabei ging es vor allem um zwei Ziele: eine immer höhere Zahl an Pins, also an Anschlüssen, zu ­integrieren und gleichzeitig die erforderliche Grundfläche immer weiter zu reduzieren. Als erstes „echtes“ Chip-­Package gilt ein 14-poliges keramisches Dual-in-Line-Gehäuse (DIP) mit zwei Reihen von Stiften, das von den drei Fairchild-Ingenieuren Don Forbes, Rex Rice und Bryant Rogers entwickelt wurde. Die Serienproduktion von DIP-­Gehäusen startete in den frühen 1970er-Jahren.

Mit Beginn der 1980er-Jahre nahm die Zahl der in die Chips integrierten ICs und Funktionen rapide zu. Erste Chips mit einer Million Logikelementen kamen auf den Markt – ­damit verbunden war eine entsprechend hohe Anzahl von Anschlusspunkten, der die Packaging-Technologie gerecht werden musste. Darum wurden sogenannte PGA-(Pin Grid Array) und BGA-(Ball Grid Array)Gehäuse eingeführt. ­Diese Technologien lassen deutlich mehr Stifte pro integrierten Schaltkreis zu als ältere Gehäuse, wie zum Beispiel das DIP. 

Kaum größer als der Chip selbst

In den 1990er-Jahren begann der Siegeszug der mobilen ­Geräte, Laptops und Mobiltelefone verlangten nach möglichst kleinen Chip-Gehäusen. Ein Problem war allerdings, dass die Chips bis dato mittels Wire-Bonding mit einem Substrat verbunden werden mussten, wobei die Drähte an den Kanten des Chips befestigt wurden. Dabei konnten nur so viele Drähte verwendet werden, wie um den Chip herum passten. Die Drähte waren auch relativ lang, was zu einer Laufzeitverzögerung und zu einem erhöhten Energie­verbrauch führte. Um diese Problematik zu umgehen, wurde das Flip-Chip Packaging entwickelt. Dabei werden die ­Drähte durch „Bumps“ ersetzt, durch Verbindungspunkte auf der gesamten Oberfläche des ICs oder Dies. 

So konnten CSP-Gehäuse (Chip Scale Package) entwickelt werden, ein Sammelbegriff für verschiedene Technologien, bei denen die Gehäusedimensionen in der Nähe der Größe eines ungehäusten Chips, des sogenannten Dies, lagen. Ein Beispiel dafür ist das Quad Flat No Leads Package (QFN), bei dem die elektrischen Anschlüsse (Pins) nicht seitlich über die Abmessungen der Kunststoffummantelung hinausragen, sondern plan in die Unterseite des Gehäuses integriert sind. Aufgrund seiner Einfachheit, seiner Leistung und ­seines Preises ist das QFN-Gehäuse einer der erfolgreichsten ­Gehäusetypen. 

Das derzeit kleinste Gehäuse ermöglicht die WLCSP-Technologie (Wafer Level Chip Scale Package). Im Gegensatz zu BGA- oder Flip-Chip-Gehäusen, die alle entweder ein Metall- oder ein organisches Substrat als Zwischenlage haben, wird bei WLCSP der Chip direkt mit der Leiterplatte verbunden. Nur die Lötkugel und oft eine dünne Polymerschicht trennen den Siliziumchip von der endgültigen Leiterplattenmo­ntage. 

Immer mehr Funktionen in einem Chip

Doch die mobile Digitalisierung und das Internet der Dinge treiben die Miniaturisierung weiter voran. Elektronik muss höher integriert zu immer niedrigeren Kosten und in hoher Qualität produziert werden. Eine Antwort auf diese Herausforderungen gibt das Advanced Packaging: Bare Dies oder Flip-Chips werden mit weiteren Komponenten zu ultrakompakten Systemen in einem Gehäuse integriert (System in Package – SiP). Dabei ist das Stapeln von Chips eine Möglichkeit, um einen noch geringeren Stromverbrauch, einen kleineren Formfaktor, höhere Leistung und höhere Funktionsdichte zu erzielen – das Ergebnis sind dreidimensionale Chips. Eine Schlüsseltechnologie dafür ist Through-Silicon Via (TSV): Dabei handelt es sich um eine direkte vertikale Verbindung zwischen den verschiedenen Ebenen eines ­gestapelten Chips. 

Doch mit immer mehr Funktionen in einem als Ganzes ­geplanten Designs, werden die Fertigungsprozesse immer komplexer und somit auch fehleranfälliger. Die Folge: Die Fertigungsausbeute sinkt, die Kosten steigen. Zudem ist die optimale Strukturgröße nicht für jedes Funktionsmodul gleich. Eine Lösung bieten Chiplets: Dabei wird ein einzelner Chip in mehrere kleine Chips unterteilt, die in einem optimierten Paket zusammenarbeiten. Diese Aufspaltung des monolithischen Designs kann die Ausbeute mehr als verdoppeln. Zudem können unterschiedliche funktionale Einheiten so mit mehreren fotolithographischen Prozessen mit jeweils optimaler Strukturgröße gefertigt werden. Mehrere Chiplets, die in einem einzigen integrierten Schaltkreis zusammenarbeiten, bezeichnet man als Multi-Chip-Module (MCMs). 

Auf dem Weg in die Ångstrom-Ära

Auch innerhalb der Advanced-Packaging-Technologien geht die Entwicklung immer weiter, neue Prozesse ermöglichen weiterhin die Anzahl der Transistoren pro Bauelement zu erhöhen. Die Packaging-Roadmap von Intel sieht zum Beispiel vor, das Verhältnis von Leistung-pro-Watt jährlich um zehn bis zwanzig Prozent zu steigern. Bis dann in ganz neue Dimensionen unterhalb des Nanometer-Bereichs vorgestoßen werden soll: Die Ångström-Ära nennt Intel das. Ein Ångstrom ist eine Maßeinheit; die 0,1 Nanometer misst. Ab 2024 will das Unternehmen Chips in dieser Größenordnung auf den Markt bringen.

So lässt sich auch mit dem Blick auf die Packaging-Technologien sagen, dass das Moorsche Gesetz noch viele Jahre gelten wird. Dank innovativer Fertigungs- und Packaging-Verfahren sind die Möglichkeiten noch nicht ausgereizt. 

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Seit über 50 Jahren behält die Halbleiterindustrie das Tempo des Moore’schen Gesetzes bei und verdoppelt die Dichte der Transistoren auf den integrierten Schaltkreisen etwa alle zwei Jahre. Das ist vor allem durch immer neue Fortschritte in der Mikrolithografie möglich. Durch den Einsatz von Lichtquellen mit immer kürzerer Wellenlänge im Lithografiesystem konnten immer ­kleinere Strukturen auf die Wafer übertragen werden. Wurde anfangs mit Wellenlängen von 436 Nanometern gearbeitet, reduzierten sie sich mit fortschreitender Technologieentwicklung auf 405, 365, 248 und 193 Nanometer bis hin zu 13,5 Nanometern – dies wird als EUV-Lithografie ­bezeichnet. 

Feinste Strukturen mit UV-Licht

EUV steht für „extrem ultraviolett“, also Licht mit extrem kurzer Wellenlänge. Die mit EUV-Lithografie hergestellten Mikrochips sind seit Ende 2018 in der Massenproduktion angekommen. Damit werden heute Chips mit Strukturen von sieben oder sogar fünf Nanometern hergestellt. Doch die Entwicklung geht weiter: Neben der Wellenlänge ist auch die sogenannte „numerische Apertur“ entscheidend für die Größe der Strukturen auf einem Chip. Der Wert beschreibt Lichtstärke und Auflösungsvermögen eines optischen ­Systems. Je größer die numerische Apertur, desto besser kann ein Objektiv Details auflösen. Dank immer ­präziseren Fertigungstechnologien erreichen EUV-­Lithografieanlagen der neusten Generation eine numerische Apertur von 0,55. ­Damit lassen sich sogar Zwei-Nanometer-ICs produzieren, die dann technisch am höchsten ­entwickelten ICs der Welt. 

Die nächste Generation wartet schon

Und die Entwicklung ist noch lange nicht abgeschlossen: Weitere Strukturverkleinerungsschritte sind schon fest im Visier der weltweiten Lithografie-Forschung. Unter dem Begriff „Next-Generation-Lithografie“ werden Kandidaten für die Nachfolge der konventionellen Fotolithografie zusammengefasst. Dazu gehören zum Beispiel die Röntgenlithografie oder auch Verfahren wie die Elektronen- und Ionenstrahllithografie.

Bei der Verwendung von Röntgenstrahlen mit Wellenlängen zwischen 0,4 und 4 Nanometern lassen sich ­theoretisch kleinere Strukturen herstellen – das Verfahren besitzt eine erheblich größere Tiefenschärfe. ­Anstelle chrombeschichteter Glasmasken werden Folien aus ­Beryllium, teils auch aus Silizium verwendet. Um die Röntgenstrahlung zu absorbieren, werden die Folien mit schweren Elementen wie Gold beschichtet. Die Anlagen sowie die Masken sind sehr teuer. Dennoch sorgt die Nachfrage nach immer kleineren Chips dafür, dass der Weltmarkt für Röntgenlithografieanlagen laut den Marktanalysten von Fact.MR bis 2031 mit einer durchschnittlichen jährlichen Wachstumsrate von 4,3 Prozent stetig wachsen wird.

Bei der Elektronenstrahllithografie (EBL) wird die Struktur durch einen fokussierten Elektronenstrahl mit einer Punktgröße im Nanometerbereich auf den Fotolack übertragen. Die Auflösung ist nicht durch die Wellenlänge der Elektronen begrenzt: bei 20 Kiloelektronenvolt beträgt sie nur rund neun Pikometer. Doch in der Praxis wird die Strukturgröße durch die Elektronenoptik, die Streuung der Elektronen in der belichteten Probe und die Eigenschaften des Resists begrenzt. Das Verfahren ist zwar langsam im Produktionsprozess, bietet aber eine hohe Genauigkeit und Flexibilität. Zudem werden keine Masken benötigt, was zusätzlich Kosten spart. 

Eine weitere Möglichkeit der Lithografie ist die Bestrahlung der Wafer mit Ionen. Mit den Ionen kann der Wafer sowohl über eine Maske strukturiert als auch direkt wie bei der Elektronenstrahlmethode beschrieben werden. Im Falle von Wasserstoffionen beträgt die Wellenlänge 0,0001 Nanometer.

Strukturen, die sich selber ­aufbauen

Eine völlig andere Art, Strukturen auf ­einem Wafer zu bilden, ist „Directed Self-Assembly“, (DSA, etwa: geführte Selbstanordnung). Bei der DSA kommen verschiedene Materialien zum Einsatz, vor allem aber die ­sogenannten Blockcopolymere (BCP), die aus zwei durchgehenden, miteinander verbundenen und nur wenige zehntel ­Nanometer langen Strängen unterschiedlicher Polymere bestehen. Diese beiden Polymerketten stoßen sich gegenseitig ab, ähnlich wie Öl und Wasser. Die ähnlichen Komponenten versuchen zusammenzubleiben, während gleichzeitig die gegensätzlichen Komponenten ­versuchen, sich voneinander zu trennen. Daher bewegen sie sich so lange umher, bis eine nanoskalige Struktur entsteht. Indem man den Volumenanteil der Blöcke in der Polymerkette anpasst, kann man eine Reihe unterschiedlicher ­regelmäßiger Muster und Formen erzeugen. Die Fähigkeit zur Selbstassemblierung dieser Strukturen ist aber nur ein Etappenziel auf dem Weg zu ­echten Herstellungsprozessen. Sie müssen dort positioniert werden, wo die Transistoren im integrierten Schaltkreis benötigt werden. Das kann erreicht werden, indem ­mithilfe der traditionellen Lithografie­methoden Führungsmuster erzeugt werden. Diese dirigieren dann die Blockcoplymere so, dass sie nanoskalige Eigenschaften auf der Oberfläche eines Silizium-Wafers schaffen. Mit den ersten dieser Materialien konnten zuverlässig funktionierende Halbleiter nur im 22-Nanometer-Bereich hergestellt werden. Mit neueren Materialien gelingt es – zumindest im Labor – Prozesse auch für Halbleiterstrukturen bis fünf Nanometer zu realisieren.

Endet die Gültigkeit des Moore’schen Gesetzes?

Auch wenn schon seit 2010 immer mal ­wieder behauptet wird, dass das ­Moore’sche Gesetz seine Grenzen erreicht hat und eine weitere Miniaturisierung der Chips nicht mehr möglich ist, so ­gehen ­Experten heute davon aus, dass das Gesetz noch mindestens zehn Jahre seine Gültigkeit behalten wird. Aktuell verfügen High-End-Chips über Strukturgrößen von fünf ­Nanometern. Doch sowohl Intel als auch TSMC planen bereits die ­Serienfertigung von Zwei-­Nanometer-Chips – damit ­können dann bis zu 50 ­Milliarden Transistoren auf einem Chip von der Größe eines Fingernagels untergebracht werden. Mehr ­Transistoren auf einem Chip bedeuten auch mehr Möglichkeiten, um zum Beispiel Computing-Power für ­KI-­Anwendungen oder neue Wege für hardwaregestützte Sicherheit und Verschlüsselung auf dem Chip zu ­integrieren. Zudem sollen Zwei-­Nanometer-Chips eine um 45 Prozent ­höhere Leistung bzw. einen um 75 Prozent geringeren Energieverbrauch als Sieben-Nanometer-­Knoten ­erreichen. Diese Hightech-Wunder könnten ab dem Jahr 2025 auf den Markt ­kommen.

Doch auch mit diesen Chips dürfte das Moore’sche Gesetz noch nicht enden: Künftig wird durch neue Packaging-Technologien, innovative Materialien und komplexe 3D-Designs die Zahl der Transistoren pro Bauelement weiter steigen. Intel hat als Ziel ausgerufen, bis 2030 eine Billion Transistoren auf einem Chip zu erreichen. 

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Seit es die Halbleitertechnologie gibt, haben sich die Anforderungen der Kunden im Großen und Ganzen nicht wirklich geändert: Immer besser, schneller und billiger sollen die Mikrochips sein. In der Tat hat die Halbleiterindustrie große Fortschritte bei der Entwicklung ihrer Halbleiterprodukte gemacht. Konsequent hat sie das Moore’sche Gesetz, nach dem sich die Anzahl der Schaltkreise auf einem Mikrochip alle zwei Jahre verdoppelt, weiter umgesetzt. Kleinere Chips mit dichter gepackten Transistoren ermöglichen die Herstellung kleinerer, leistungsfähigerer elektronischer Geräte zu niedrigeren Preisen. Ein in der Branche oft zitierter Vergleich verdeutlicht diese Fortschritte sehr anschaulich: Wenn die Automobilindustrie in den letzten 30 Jahren ähnliche Leistungsverbesserungen erzielt hätte, würde ein Rolls-Royce nur 40 Dollar kosten und mit einer Gallone Benzin achtmal die Erde umrunden können – mit einer Höchstgeschwindigkeit von 2,4 Millionen Meilen pro Stunde. 

More Moore oder More Than Moore?

Doch die Halbleiterentwicklung stößt zunehmend an die Grenzen des Moore’schen Gesetzes: Inzwischen nähern sich die Strukturen auf den Chips atomaren Größenordnungen und lassen sich nicht weiter reduzieren. Eine Lösung ist der 3D-Ansatz: Dabei werden Schichten von Transistoren übereinandergestapelt, wodurch sich die Anzahl der Bauteile pro Quadratmillimeter noch einmal weiter erhöhen lässt, selbst wenn die physikalischen Abmessungen in der Ebene nicht mehr weiter reduziert werden können. Dabei könnten die Hersteller auch verschiedene Halbleitermaterialien übereinanderschichten, zum Beispiel auf eine Lage mit herkömmlichen Silizium-Transistoren eine Ebene aus Verbindungshalbleitern wie Indiumgalliumarsenid aufbringen. Sie können spezielle Aufgaben übernehmen, wie eine besonders ­schnelle Signalverstärkung oder die Detektion von Licht. In dieser Integration zusätzlicher Funktionen in die Chips sehen viele Experten die Alternative zur Fortführung des Moore’schen Gesetzes. Ihre Devise lautet: Statt „More ­Moore“ (weitere ­Miniaturisierung) lieber „More than Moore“ (die Vereinigung von digitalen und nicht digitalen Funktionen auf demselben Chip). Zu finden sind derartige Lösungen bereits heute in vielen Bauelementen, zum Beispiel bei mikroelektromecha­nischen Systemen (MEMS) oder bei Funk- und Analog/Mixed-Signal-Technologien (RF/AMS).

Neue Lösungen für KI-Anwendungen 

Viele der Innovationen in der Halbleiterindustrie wurden durch zwei übergeordnete Technologietrends angestoßen: Künstliche Intelligenz und das Internet der Dinge.

KI stellt die Halbleitertechnologie vor völlig neue Herausforderungen, denn die dabei verarbeiteten und gespeicherten Datenmengen sind enorm groß. Um sie zu bewältigen, ist eine verbesserte Halbleiterarchitektur notwendig. Dabei geht es weniger um die Verbesserung der Gesamtleistung oder Rechenpower, sondern vielmehr um die Beschleunigung des Datentransfers aus und in den Speicher sowie um effizientere Speichersysteme. So wurden spezielle neuro­nale Chips entwickelt, die wie die Synapsen des menschlichen ­Gehirns funktionieren. Anstatt ständig Signale zu senden, ­arbeiten sie nur bei Bedarf. Zudem verarbeiten KI-Chips ­Daten in vielen parallelen Prozessen, nicht wie bisherige ­Prozessoren hintereinander weg. Daneben kommen verstärkt nichtflüchtige Speicher bei KI-Halbleitern zum Einsatz. Sie können Daten auch ohne ständige Stromzufuhr speichern. Die Kombination dieser nichtflüchtigen Speicher mit KI-Prozessoren auf einem „System-on-a-Chip“ bietet eine Lösung für die ­Anforderungen moderner KI-Applikationen.

Mikrochips im Netz der Dinge

Basis des Internets der Dinge sind kleine Mikroprozessoren, die in Gegenstände eingebaut sind und über Funk kommunizieren. Über integrierte Sensoren sind diese ­Mini-Computer in der Lage, ihre Umgebung wahr­zunehmen, die Informationen weiterzuverarbeiten und mit ­anderen Objekten oder dem Internet zu teilen.

Das erfordert Mikrocontroller, die auf begrenztem Raum Sensoren, Prozessoren, Speicher, Wi-Fi-Fähigkeit, mikro­elektromechanische Systeme und eine Reihe von ­analogen und digitalen Schaltungen integrieren. Gleichzeitig soll der Stromverbrauch möglichst niedrig sein, da die (größtenteils mobilen) Objekte nicht an ein Stromnetz angeschlossen werden können oder aber ein häufiger Batterietausch zu aufwändig und zu teuer wäre. Beispielsweise wird derzeit überlegt, das heute üblicherweise in integrierten Schaltkreisen verwendete Basismaterial Silizium durch ein neues Halbleitermaterial wie Galliumarsenid zu ersetzen.

Da viele IoT-Geräte zudem raue Umgebungsbedingungen aushalten müssen, stellt der Einsatz hohe Anforderungen an die Robustheit der Halbleiterprodukte, zum Beispiel in puncto Vibration, Temperatur-, Wasser- und/oder Salzresistenz. 

Hohe Leistung für 5G 

Sein volles Potenzial wird das IoT aber erst mit dem ­neuen Mobilfunkstandard 5G ausschöpfen können. Mit ­hoher Bandbreite und Übertragungsqualität sowie geringer ­Latenz stellt 5G in vielen Bereichen die technische Grundlage für den nächsten Entwicklungsschritt des IoT dar. Eine Lösung hierfür bietet Hochfrequenz- und Leistungselektronik auf der Basis von Galliumnitrid (GaN) oder Siliziumkarbid (SiC). Diese sogenannten Wide-Bandgap-Halbeiter (WBG) zeichnen sich unter anderem durch eine deutlich höhere Energieeffizienz aus.

Energieeffiziente Leistungselektronik

Zehnmal kleiner als herkömmliche Silizium-Halbleiter können WBG-Halbleiter für die Leistungselektronik gefertigt werden und verlieren bis zu 50 Prozent weniger Wärme. Zudem können Transistoren aus WBG-Halbleitern die Schaltfrequenz gegenüber Silizium-Transistoren um bis zu 500 Prozent steigern. Mit diesen Eigenschaften können SiC- und GaN-Halbleiter in vielen Anwendungsgebieten die steigenden Kundenanforderungen erfüllen – von der Elektromobilität über Fotovoltaik-Wechselrichter bis hin zu Schnellladegeräten. 

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